请问：模拟IC设计与使用VHDL语言设计IC的区别

感觉模拟IC设计就应该是设计模拟电路.设计运放等，通过设计电路、在硅片上搭建TTL.CMOS......从而做成IC芯片；
而我经常看到说IC设计就是使用VHDL语言设计IC，写好VHDL语言后烧录到FPGA.CPLD.......从而做成芯片。
我想问的是这两者有什么区别?请大虾详解！

Is there anybody can answer my question?

好东西一起来分享

analog is kind of art, but digital is solely labour

代码，不能编模拟电路的许多东西，慢慢，你会发现。

这个都是书本上就说了区别

模拟才是做IC的根本，可惜现在模拟找工作没数字广啊！

其实，作IC，有数字的，有模拟的，还有数模混合的。这个只是根据不同的需求，设计不同的电路。比如在电路中需要对信号放大，无疑需要放大器，等等的模拟元件，设计完之后通过一些模拟ic的仿真验证工具生成网表再送给厂家进行投片。而有些电路需要实现一些逻辑关系，比如取反，与非，异或等等的数字逻辑关系，那就需要硬件描述语言VHDL或者Verilog通过行为级描述，再综合成门级网表，再送给厂家进行投片。数模混合的，顾名思义，它既有模拟的模块，又有数字模块。那就必须两方面都做好了（即生成网表和必要的文件）在送给生产厂家投片。

这个差别也实在是太大了啊。

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