HSPICE收敛问题请教？
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我在仿真电路上电过程的时候发现：
如果这样设置：
.param k=4.5
vvin vin vss pwl (0 0 10m k)
.tran 0.1m 20m sweep k poi 2 4.5 30
.end
电路不收敛
但是如果我设置成这样：
.param k=4.5
vvin vin vss pwl (0 0 1m k)
.tran 0.1m 20m
.alter
.param k=30
.end
电路就可以收敛
两种方式仿真的最终结果理论上来讲，应该是一样的呀！
请教！
如果这样设置：
.param k=4.5
vvin vin vss pwl (0 0 10m k)
.tran 0.1m 20m sweep k poi 2 4.5 30
.end
电路不收敛
但是如果我设置成这样：
.param k=4.5
vvin vin vss pwl (0 0 1m k)
.tran 0.1m 20m
.alter
.param k=30
.end
电路就可以收敛
两种方式仿真的最终结果理论上来讲，应该是一样的呀！
请教！
没人理我?
哎，希望大家给提点建议吧?
try to change 0.1ms time step to smaller time step
试了一下，还是没有用！
电路中是否有电容?
如果有 请在电容结点设置初始条件,然后试下呢?
尽量设置初始值
用 .ic
不懂，学习一下。
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