大家都来pipelineADC 设计大讨论

目前在设计一个pipelineADC，请教有做过经验的达人，能指点一二，主要有几个问题：
1.电路设计中的难点自然是采样保持电路和增益级中的运放设计，其大多采用gain－boost结构来达到高速高增益的性能
   其中辅助运放的GB和主运放的带宽之间有什么明确的关系，看了不同的论文，有的说辅助运放的带宽要大于主运放的带宽，
   有的说辅助运放的带宽大于主运放的3dB带宽就可以了，正确的结论是什么，望高手指点。
2.在设计的过程中，设计好主运放，辅助运放，达到增益，带宽，相位裕度等要求后，接开关电容，仿采样保持工程，可以很快settling
  但是仿真输出的FFT，SFDR很差，它应该是SNR和THD的共同影响。于是才回来仿真主运放等的THD等性能（可能有点本末倒置），
发现THD也很差，SNR倒是很好，调了3天了，THD最好达到－53dB，就没法再提高了，实际要求做10bit，THD应该小于－60dB，这么考虑正确么?
调THD，主要应该有哪些措施可以考虑?
3.还有软件使用问题，使用hspice仿真，分别对理想CMFB和开关电容CMFB仿真，想比较其对电路的影响。因为hspice对vcvs的提取其gain都是取成1的
  所以提取netlist后，对相应的vcvs gain修改回电路中的参数，一个0.5，一个－1，再跑仿真，是不是应该是可行的?
to be continued

没高人指点一二么

怎么没人回答啊，我也想看看

支持小编啊啊啊

这个THD是反馈后的吧，运放开环的时候不需要这么高的线性度

did u simulate the switch?the switch can also hurt thd

sorry, didn't that u r using ideal cmfb and switch,

have u check ur operating point? did ur ideal cmfb pull the common mode voltage to the right place? if not, the operating points will not be in the best places.

我也在做pipeline 不过小编说的很多术语都不清楚

1.电路设计中的难点自然是采样保持电路和增益级中的运放设计，其大多采用gain－boost结构来达到高速高增益的性能
6 |% `" c4 c, \   其中辅助运放的GB和主运放的带宽之间有什么明确的关系，看了不同的论文，有的说辅助运放的带宽要大于主运放的带宽，3 d5 Z- L* u  d- T6 |2 T4 i$ o. N4 Z！ a
   有的说辅助运放的带宽大于主运放的3dB带宽就可以了，正确的结论是什么，望高手指点。
辅助运放的带宽要大于主运放的带宽10倍，不然产生接近的极点，gain－boost效果差，并且可会有稳定性问题

see adc again?

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