- 2017-12-27·求助如何分辨4，6，8层板
- 2017-12-27·1MM焊盘间距的FPGA扇出过孔用多大的合适？
- 2017-12-27·求助：想把顶层焊盘和底层焊盘做成一张钢网，应该镜像那一层
- 2017-12-27·layer25和design rules的问题
- 2017-12-27·PADS2005能否设置类似于Allegro的constraints area的约束区域呢？
- 2017-12-27·WIN7下PADS 9.5启动慢怎么解决？
- 2017-12-27·pads rout退出后产生一个新的pads laylout文件？
- 2017-12-27·如何用Orcad打开PowerLogic的原理图？
- 2017-12-27·PADS layout中1-2层的孔和2-3层的孔怎么用颜色区分开来
- 2017-12-27·这个是什么意思？导网表两次就关闭
- 2017-12-27·关于DRILL DRAWING问题
- 2017-12-27·模拟地和数字地分割
- 2017-12-27·关于晶振同时给DSP 和FPGA同时提供时钟的问题
- 2017-12-27·怕黏锡的做法？
- 2017-12-27·叠层问题，请大师指导
- 2017-12-27·pads9.5怎么改变元器件名称字体大小？
- 2017-12-27·关于参考平面
- 2017-12-27·下，晶振的输入输出信号能不能从晶振下面走线？
- 2017-12-27·求救PADS中，铺铜的时候，铜皮为什么会覆盖其它网络？
- 2017-12-27·pads 9.5 Router 弹出错误对话框
- 2017-12-27·DDR3-USB-HDMI阻抗板应该怎样Layout规划
- 2017-12-27·急，出坐标文件问题
- 2017-12-27·何为包地走线？
- 2017-12-27·在PADS Layout ，Decal Wizard 新建原件的疑問.
- 2017-12-27·元件选取问题
