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如何杜绝原理图里连线虚接？
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这个脚，不注意根本发现不到。走线的时候也没注意，板子回来了才发现这个引脚根本没网络（是悬空的），被坑死了。请问下有什么办法杜绝这个情况?
原理图里错点伤不起啊。
原理图里错点伤不起啊。
虚接
这个连线也偏了，但是却是正确的。没搞明白啊
lz栅格点设置太小了吧，引脚都在栅格点上应该就没问题了，一般原理图栅格点是10
同意楼上的，设置好栅格就不会出问题了。
当时确实没注意，回头看了下设置，栅格设置的都是5. 不知这算不算小了而出现这种情况?
ERC自检，这是最实际的解决办法，
设置规则，DRC 是基本的自动操作。栅格 可参
【给初学3-1】"off grid ”不值得困惑初学者的警告_[中国印制电路行业排行榜]
http://www.pcbbbs.com/forum.php?mod=viewthread&tid=246905&fromuid=63313
原理图一直另一个同事维护，板子回来了测试有问题，才发现了这个问题。grid设置很重要啊！
谢谢楼上各位的解答。
做DRC就能发现问题啦
一般制作元件都是用10或者整除以及倍数,
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