cadence原理图转换成protel

很多人只会用protel但是有的时候别人的图是cadence画的，比较头疼。今天闲着没事打开protel看看他能不能打开cadence的原理图。终于发现窍门了。我用的是cadence16.3 直接用altium densigner导入不了得先转换成15.5的格式。

打开ad6.9使用导入向导

下面的一路next

原文地址：cadence16.5中差分规则的设置作者：秋天的雨

在高速的PCB不嫌重，往往有很多的差分走线，差分对之间必须要保证线宽、线距、线长等满足一定的要求，这就需要对差分走线进行规则的约束设置。我们以一个实例进行差分对之间约束规则的设置：
打开PCB，在菜单栏，以此打开setup->constraints->constraint manager,打开约束管理器，然后再点击electrical constraints->NET->routing->wiring,然后选中要设置差分规则的差分对（如：CS_AOUT_LN,CS_AOUT_LP），然后右键，选择create->differential pair,弹出如下图所示对话框：
默认，然后点击create，将创建一个命名为CS_AOUT_L的差分属性。
然后我们在electrical constraints->NET->routing->differential pair中可以看到设置的差分属性，然后需要根据自己电路板的实际情况对它进行设置：

这样，命名为CS_AOUT_L的差分对就设置好了。设置差分对还有其他的方法，这里只记录最常用的一种设置方法，而且这样设置的差分对优先级是最高的。
在PCB中，我们可以产看设置的差分对设置情况：

以同样的方法，可以进行其他差分对的设置。

http://blog.sina.com.cn/s/blog_535614070101t5dm.html

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看着看着，突然画风转变啊