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请问大家DDR数据线如何做T型等长，同时满足50R的阻抗？
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最近在弄一个6410的板子要跑800M，电路中有两个128M的DDR，网上资料说，DDR的数据线要严格等长布线，同时由于用了两篇DDR,所以要做T型等长，还要做50R的阻抗控制，但是具体PCB中如何实现，例如布局，T型等长，线的长度，和如何做50R的阻抗控制等。
另外时钟线要严格差分等长，同时要做100R的阻抗控制。这个做100R的阻抗也是个疑问?例如时钟线要做多长?
本人原来只画过双面板， 大虾不要见笑，所以要请教一下，指点一下我这个菜鸟...
另外时钟线要严格差分等长，同时要做100R的阻抗控制。这个做100R的阻抗也是个疑问?例如时钟线要做多长?
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1、关于阻抗的控制就涉及到好多方面了，线宽 叠层 铜厚等等。具体计算可以参考EDA365实验室里的一个阻抗计算工具。
2、T型等长 两片DDR共用地址、时钟以及控制线，要求T点到两片DDR的长度基本相同，然后再利用T点到CPU间的空间做等长
DDR 1 2 3 都靠分组（数据组）等长，不是所有先都等长！
靠分组对应参考平面的控制阻抗。
如果能做到DDR的每组的线相互等长那是最好了！如果不能那就照楼上说的，分组等长吧！再者对CLK线要控制好！建议还是尊寻3W或者5W去做！
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