麻烦帮看看导网络的问题

我用CIS画了原理图，DRC后，session log里显示的是如下：
Checking Visible Unconnected Power Pins
Checking Misleading Tap connection
Check Bus width mismatch
这个是不是就是没有问题啦?
然后我点了creat netlist。
1)勾上了"create or update pcb editor board(netrev)"
2)在output board里选了板子要放的位置。
3）我点确定会提示找不到pstchip.dat,pstxnet.dat,pstxprt.dat。于是我又勾上了上面的create pcb editor nelist选项，在netlist files里选了和output board相同的文件夹。也勾上了view output。
4）再点确定在导网络中会出错，我点确定，查session log里提示的是：
Spawing "E:\allegro\tools\pcb\bin\allegro.exe" -mpssession Administrator "E:\atext\at9263.brd"
*** Done ***
我点确定的同时会打开一个allegro的文件，但里面什么也没有。
而且按说outputs那里应该会有pstchip.dat,pstxnet.dat,pstxprt.dat这三个文件输出才对，但那没有。
请问我哪里出错了?

Checking Visible Unconnected Power Pins
Checking Misleading Tap connection
Check Bus width mismatch
这个是没有问题的，有问题的话会提示[error]或者[warnING]等字样
如下：
WARNING [DRC0037]   Net has two or more aliases - possible short? 1V:  SCHEMATIC1, RT9203  (7.00, 3.20)