Unconnect pin 和Unconnect net 问题

最近画板子，发现一个很奇怪的问题：allegro 在处理via 打在 pin 上的（如PCB背面滤波电容的pin)而没有用cline 将pin和via连接的情况下，是否会报Unconnect net 错误。我一直的理解都是一定会报Unconnect net 错误的。同样的板子我之前就做过一次unconnet pin检查，并将所有pin 和via 等没连接到pin 中心或者via 中心的cline 都删除重新连接过了，也就一直没有再报unconnet net 错误。最近要投版了，发现仍然有很多via 打在pin 上的 没有用cline 连接的pin 。反而这时候不报unconnet net 错了，甚至将一些有cline 连接via-pin 的地方的cline 删除（当然这些via和pin是接触的），也没有飞线出现。好奇怪啊。这是ALLEGRO 的bug 吗?还是哪里有设置呢。更为奇怪的是，更新padstack后就有unconnet net了。奇怪。

LISTING: 1 element(s)
           < DRC ERROR >           
  Class:           DRC ERROR CLASS
  Subclass:        BOTTOM
  Origin xy:       (185.00 6666.93)
  Constraint:      Soldermask to Shape Spacing
  Constraint Set:  NONE
  Constraint Type: LAYOUT
  Constraint value: 0 MIL
  Actual value:     -135 MIL
  - - - - - - - - - - - - - - - - - - - -
  Element type:    SHAPE
  Class:           ETCH
  Subclass:        BOTTOM
  Part of Net Name: N00850
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  Element type:    SYMBOL PIN
  Class:           PIN
  PIN:          J6.1
  pinuse:       UNSPEC
  location-xy:  (250.00 6666.93)
  part of net name:  -12V
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盼高人来给你解决吧。
我从来没碰见过这个问题，因为我从来不在pin打via，
pin打via严重影响焊接的质量，直接导致器件虚焊，会给后面的调试带来很怪异的问题。

BGA的电容，不打在pin上不行啊