allegro请教？

allegro很多细节做的很垃圾，最近遇到一个问题，烦死了：
由于原先capture画的图有问题，一个页面中的3.3v的电源没有用页链接符标注，结果capture把所有其他的3.3V电源的net都变为：3.3V_N2390什么的，只有这个没有用页连接符的电源net才是真正的3.3v，导入到allegro中，图画了一半发现这个问题，随即改了原理图，再生成网表，再导入allegro问题出现了，原来所有画好的3.3v 的cline和via都出现DRC错误，allegro笨的要命，认为没有3.3V_N2390这个net后，就把原来所有这个net的cline和via都变成“not on a net”，结果这些no net 的cline和via 与3.3v电源焊盘之间全部出现DRC错误：spacing error ：0 mil！
请问高手，这问题如何解决?更为郁闷的是：手动重新给这些3.3v net 布线，必须先删除这些no net 的cline，否则，allegro经常崩溃自动退出。很是郁闷，还不如protel 真的?有人能帮帮我吗?怎么回事呢?一晚上就在搞这些东西了，手动修改cline布线，allegro还老是崩溃！改了一堆了，就崩溃退出，我都快崩溃了。（BGA 484 脚，可能也有关系，好多3.3v的，累死了）

15.7版本，有人有类似问题吗?

这是你画原理图时不规范造成的
电源连接不需要分页符，只需要电源符号就可以连起来了
然后你出现现在的这个问题
并且还经常死机，我觉得死机的原因是Allegro处理大量DRC而产生的
建议把原来3.3V_N2390shape删掉
然后再作修改

或者直接把spacing的DRC检查全部关掉
然后阴影全板，再高亮dummy网络和3.3V_N2390网络和3.3V网络
执行删除操作，记住只选择对象为vias和lines

对了，记住打开Allegro的Auto save功能
可以直接修改line的网络属性，但不建议这样做，因为电源的连接毕竟可以就近打过孔
不必要修改网络，直接删除，再连接

小编耐心点，作为一个软件，不周全的地方会有，所以才会有版本的更迭，不过只要是按照软件设计者的意图去使用，一般不会出现太大的问题！

cadence 就是龜 用慣了就好了..

3# 袁荣盛
对啊，但有时想直接用net来表示电源，如果一页中没有电源符号，光用net就不行了，所以就用页连接符了。
谢谢指点，现在发现只要cline仅有一端有连接，其net就会跟着变，如果另一端有过孔，他就变成no net了。
另外，您说的改变cline 的net我不太清楚，怎么做?还有如何整体删除指定net的所有cline呢（其中一步：阴影全版什么意思?）?

请教一下袁荣盛：比如每页都仅有一处使用的是 VCC_BAR这种电源符号， 其名称是3.3v，但是其余的3.3V 都是直接使用的是net ，整个工程如果都这样处理，这个3.3V 需要页连接符吗?感觉还是需要的吧，capture会认为电源符号的3.3v和 net 的3.3v不是一个net 吧?所用3.3v的地方都必须用电源符号连接才能不用也连接符吧?

整体删除某条网络方法如下：
1.关闭所有显示
2.只打开所有层的Etch和via
3.fix所有的网络，除去你要删除的网络，把应用对象的网络全部move到右边栏，再在右边栏里找到你需要删除的网络remove到左边栏，点击OK
4.执行Delete操作，对象选择vias和cline segs（或者clines），然后用鼠标框住全板，完成后你的需求就实现了
祝你成功！

其实这些都是个人习惯而已，你用了其他软件再用ALLEGRO，刚开始不习惯，但如果你用了ALLEGRO再用其他软件，你同样的不习惯，个人感觉学新软件就要接受它的思想，习惯它的方式，这样你才能开开心心，感觉每天都有收获，老是去对比的话只能打消积极性

10# 袁荣盛
谢谢 ！明白了，关键是fix一步，删除中选择cline和via也可以不关闭所有层

无知者无畏啊！
Cadence这么好用的工具竟然得到了这么烂的说辞,还是别用了的说

从电路设计的思想来说设很好的工具
从人性化的软件来说，还差很多

按某些人的理念来说，用什么软件只要习惯了就好，就是好软件；