传输线延时的计算？

有的书上讲的比较简单就是：传输延时Tpd=L/V, V=C/(Er)^1/2，V是传输速度
但是我在一本书上看到一个计算传输线延时的公式，却只与相对介电常数Er有关?（对吗）
还有就是如果接收端并联电容的话会因电容的充电导致延时时间变大，如果电容的RC常数改变，延时也会随之改变?（对吧）
所以我想问的就是影响传输线的因素（驱动端和接收端电路、传输线相关参数等）以及如何影响的，最好有公式可以说明，
文字比较多，麻烦了，
请高人指点下，小弟先谢过了！

有的书上讲的比较简单就是：传输延时Tpd=L/V, V=C/(Er)^1/2，V是传输速度
    对的。Tpd=L/V。时间=距离/速度。V=C/√Er。
但是我在一本书上看到一个计算传输线延时的公式，却只与相对介电常数Er有关?（对吗）
    书上应该说的是单位长度传输线的延时，或单位时间信号传播的距离。
还有就是如果接收端并联电容的话会因电容的充电导致延时时间变大，如果电容的RC常数改变，延时也会随之改变?（对吧）
    接收端并联电容的话会导致跳变沿变缓，上升、下降时间变大，没听说过会导致延时变化，如果有影响也会非常小。
影响传输线的因素（驱动端和接收端电路、传输线相关参数等）以及如何影响的。
    问得很模糊（有病句的嫌疑），不知道你的意思是不是：“影响传输线延时的因素（驱动端和接收端电路、传输线相关参数等）以及如何影响的。”
抛砖引玉，欢迎大家补充。

    对的，是的，先谢楼上的，最后一个问题还请大家帮小弟疏通一下

再补充一个，书上有说“线宽越小，两个逻辑门元件的之间的传输线延时就越小”，如果按楼上的说的话，那应该没影响啊，不知该怎么解释?请大家指点下，小弟先谢了

很难 琢磨 的问题 啊
等待 高手 来 解答
现在 的书 这  边 这样说
那边 那 样 说  肯定 各  有各  的 前提啊  
这  就是  个 矛盾哦  
我们 只 能 凭  经验 在 矛盾   寻找  平衡

    百度了一下“线宽越小，两个逻辑门元件的之间的传输线延时就越小”，发现基本上都说得是在芯片集成设计上的理论。
    而在PCB的板级设计上，基本没见过考虑线宽对延时造成的影响。从SI9000计算看下来，线宽是对延是有影响。不过这种影响很小，1inch也就只差零点几或几个ps，也就是约零点几到几个mil走线的延迟。
    分析下实际情况：
         如果要等长的线走在同层，阻抗相同则线宽相同，基本无需考虑。
         如果要等长的线走在不同层，阻抗相同线宽不一定相同，不过一般都相差不大。而此时你过孔换层时的过孔长度差也有几十个mil了，如果再把过孔stub对信号的影响算进去，过孔对延时的影响要远大于线宽是对延时的影响。而我们平时做等长都很少考虑过孔对延时的影响……

     不过小编的这个帖子也让我知道了线宽对延时的影响是哪个数量级的，呵呵。
     PS：LS 的 空格 也  太多 了  看的 我  大脑 都 一顿 一顿 的  ……

    谢谢了，好像可以这样解释，电磁场在不同介质中的传输速度不同，线宽不同导致电磁场在介质和空气中的比例发生变化，因而导致延迟时间发生些微改变，不过PS量级还真是够小的，一起学习啦

   ” 电磁场在不同介质中的传输速度不同，线宽不同导致电磁场在介质和空气中的比例发生变化，因而导致延迟时间发生些微改变”
同意这个观点！

向高手学习了，又明白了一点，呵呵、、、

    你是 344527980 ?

跟sqrt(er)成反比是对的，说跟负载电容有关主要还是因为负载电容会削平边沿，导致飞行时间变大了。以上是我的理解。

    是的，呵呵、、、、

传输延迟，把过孔，不同层走线考虑进去怎么做啊?

研究出结论了吗

也想知道结论，请牛人们继续讨论啊！
谢谢！