- 易迪拓培训,专注于微波、射频、天线设计工程师的培养
请教 cadence 16.2 导入网络表是的错误
录入：edatop.com 点击：
请教大家一个问题
导入网络表是 有这个提示
COMPILE 'logic'
CHECK_PIN_NAMES OFF
CROSS_REFERENCE OFF
FEEDBACK OFF
INCREMENTAL OFF
INTERFACE_TYPE PHYSICAL
MAX_ERRORS 500
MERGE_MINIMUM 5
NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'
NET_NAME_LENGTH 24
OVERSIGHTS ON
REPLACE_CHECK OFF
SINGLE_NODE_NETS ON
SPLIT_MINIMUM 0
SUPPRESS 20
WARNINGS ON
No error detected
No oversight detected
1 warnings detected
cpu time 0:01:45
elapsed time 0:00:00
但是在往板子里面放元件的时候 提示有一个封装找不到
看这个提示 也没有错误呀
搞得我很是郁闷呀
这个和软件是不是有关系呀
那位帮忙解决下
谢谢了
导入网络表是 有这个提示
COMPILE 'logic'
CHECK_PIN_NAMES OFF
CROSS_REFERENCE OFF
FEEDBACK OFF
INCREMENTAL OFF
INTERFACE_TYPE PHYSICAL
MAX_ERRORS 500
MERGE_MINIMUM 5
NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'
NET_NAME_LENGTH 24
OVERSIGHTS ON
REPLACE_CHECK OFF
SINGLE_NODE_NETS ON
SPLIT_MINIMUM 0
SUPPRESS 20
WARNINGS ON
No error detected
No oversight detected
1 warnings detected
cpu time 0:01:45
elapsed time 0:00:00
但是在往板子里面放元件的时候 提示有一个封装找不到
看这个提示 也没有错误呀
搞得我很是郁闷呀
这个和软件是不是有关系呀
那位帮忙解决下
谢谢了
难道今天休息 高手都不在?
不是有个warning吗,看那个warning是什么.另外,allegro默认封装名不超过31个字符,超过的画要自己修改design parameter菜单的.这个地方有2点要注意,1是CIS导入brd时,CIS和brd都要修改相关设置,以支持long name.2是当初做封装时,如果名字太长,保存时无法生成.psm文件,也会导致封装缺失,而且提示只在command窗口,很容易被忽略.
