求助capture原理图导入allegro PCB Editor

求助capture原理图导入allegro PCB Editor
    刚刚学习allegro，请问网表导入allegro PCB Editor时要怎么设置?导入网表之前要做些什么准备?
在原理图中我把原件的PCB footprint都填上了，跟allegro里面的封装名一致。其实令我很疑惑的是，仅仅
是在导入网表前设置了网表的路径，却没有具体选择是哪个网络表，加入我的指定路径里有很多个网表，那
岂不是很乱，所以我把原理图的名字和PCB 都取同样的名字，而且存放的路径都一样。但是都不能导入，我怀疑是allegro里要设置封装的路径，请大家指教，谢谢
下面是导入错误提示
Cadence Design Systems, Inc. netrev 15.7 Wed Oct 27 14:42:35 2010
(C) Copyright 2002 Cadence Design Systems, Inc.
------ Directives ------
RIPUP_ETCH FALSE;
RIPUP_SYMBOLS ALWAYS;
MISSING SYMBOL AS ERROR FALSE;
SCHEMATIC_DIRECTORY 'E:/Cadence/work/pad';
BOARD_DIRECTORY '';
OLD_BOARD_NAME 'E:/Cadence/work/pad/MYDSIGNE.brd';
NEW_BOARD_NAME 'E:/Cadence/work/pad/MYDSIGNE.brd';
CmdLine: netrev -$ -5 -i E:/Cadence/work/pad -y 1 E:/Cadence/work/pad/#Taaaaaa03360.tmp
------ Preparing to read pst files ------
#1   ERROR(24) File not found
     Packager files not found
#2   ERROR(102) Run stopped because errors were detected
netrev run on Oct 27 14:42:35 2010
   COMPILE 'logic'
   CHECK_PIN_NAMES OFF
   CROSS_REFERENCE OFF
   FEEDBACK OFF
   INCREMENTAL OFF
   INTERFACE_TYPE PHYSICAL
   MAX_ERRORS 500
   MERGE_MINIMUM 5
   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'
   NET_NAME_LENGTH 24
   OVERSIGHTS ON
   REPLACE_CHECK OFF
   SINGLE_NODE_NETS ON
   SPLIT_MINIMUM 0
   SUPPRESS   20
   WARNINGS ON
  2 errors detected
No oversight detected
No warning detected
cpu time      0:00:04
elapsed time  0:00:00

英文已经提示你，封装没找到

其实可以在capture生成网络表，自动连接到PCB

导入的问题还有点不明白...主要是没自己做过完整的流程