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请教一个跟fpga有关的原理图问题
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在mentor公司的DXD中有一个IOdesigner，基本的功能就是跟fpga设计集成，当在FPGA设计中改变io管脚分配时，可以自动把原来的原理图管脚连接同样的更改，不知道SPB有这个模块没有?
同样关注，貌似有这样的模块，期待用过的来解答
IOdesigner一直没用会，不知道怎么用，很想试试
你说的是为了走线方便呼唤管脚吧，在CIS和ALLEGRO之间是可以做到的，不过需要你现在CIS封装库中修改好属性，然后在ALLEGRO中SWAP PIN,最后回导进CIS中即可
