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关于版图设计当中的DRC问题，请教一下
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Detailed DRC ErrorsConstraint NameDRC Marker LocationRequired ValueActual ValueConstraint SourceConstraint Source TypeElement 1Element 2
Line to Thru Pin Spacing(11.8614 51.8668)0.2032 MM0 MMDEFAULTNET SPACING CONSTRAINTSConnect Pin "U2.3"Horizontal Line Segment "Not On A Net, Etch/Top"
Line to Line Spacing(11.2268 51.8668)0.2032 MM0 MMDEFAULTNET SPACING CONSTRAINTSOdd-angle Line Segment "Vs+, Etch/Top"Horizontal Line Segment "Not On A Net, Etch/Top"
Line to Line Spacing(11.1633 51.8668)0.2032 MM0 MMDEFAULTNET SPACING CONSTRAINTSHorizontal Line Segment "Vs+, Etch/Top"Horizontal Line Segment "Not On A Net, Etch/Top"
我在布线的时候，有一个直插式原件， 希望在同一个引脚上面，top , bottom 都走线，因为这根信号线需要引到两个原件上面。但是这样会经常提示DRC错误，具体错误如上。
我想问的是：如何修改spacing, 难道都修改为0?
Line to Thru Pin Spacing(11.8614 51.8668)0.2032 MM0 MMDEFAULTNET SPACING CONSTRAINTSConnect Pin "U2.3"Horizontal Line Segment "Not On A Net, Etch/Top"
Line to Line Spacing(11.2268 51.8668)0.2032 MM0 MMDEFAULTNET SPACING CONSTRAINTSOdd-angle Line Segment "Vs+, Etch/Top"Horizontal Line Segment "Not On A Net, Etch/Top"
Line to Line Spacing(11.1633 51.8668)0.2032 MM0 MMDEFAULTNET SPACING CONSTRAINTSHorizontal Line Segment "Vs+, Etch/Top"Horizontal Line Segment "Not On A Net, Etch/Top"
我在布线的时候，有一个直插式原件， 希望在同一个引脚上面，top , bottom 都走线，因为这根信号线需要引到两个原件上面。但是这样会经常提示DRC错误，具体错误如上。
我想问的是：如何修改spacing, 难道都修改为0?
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