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关于约束的问题，请高人回答！谢谢
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新的PCB与我上次的PCB中有相同名字的net出现，或者是一个net我先后更换过约束集的名字，在原理图更新生成新的netlist，导入PCB后，目前设置的约束就会变化，变回以前设置过的版本，请大家帮忙分析下原因，还有再更新原理图后怎么样能避免再出现正的情况呢?
非常感谢！
非常感谢！
一是你每次netin之后在重新导一下新的设定。
二是在原理图中，将有带有约束的设定删掉。
三是将C:\Cadence\SPB_16.3\tools\capture\allegro.cfg里[netprops]与[functionprops]之间的内容删掉，保存就ok了。然后在netin。
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非常感谢，问题解决了！谢谢！
