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铺铜增强导电性是出现奇怪的问题
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我在用cadence画4层板得时候遇到问题了，在TOP层铺铜的增强电源导电性的时候，在铺的铜皮放置过孔时就出现了thru pin to shape spacing 的DRC错误，不知道该怎么解决希望各位高手给予帮助 十分感谢！
thru pin?thru via?
过孔加多了 两个都会有的报错
有哪位高手知道一定帮我给我建议！
你铺的shape 与这个thru pin 不是一个属性的当然会出现这种DRC
如果他们要为同属性那就将shape 给个一样的属性 如果以一样就要避开 void all下
你可以说的具体点吗 为什么我之前方的过孔没有报错啊
我可以加你好友吗
應該是鋪銅時沒有把net設成和那個 Via 用的相同
我是先铺铜再放via的，还有那个普通我已经设定电源网络了
那 via 呢? 該不會是放個 dummy net 的 via 吧 ?這樣的話也是會隔開的 .
那要怎么要过孔啊 你叫我好友可以吗
sorry , 我剛剛解錯了. 應該不是您的狀況.
1. 您的鋪銅環境是使用動態還是靜態銅?
2. Shape fill 是設在Disable 還是Smooth ?
這兩個狀況要先釐清, 才能接下去解.
或是把 board file 傳上來幫您看也可以.
我是动态铜皮 smooth的 我可以加你qq吗
我沒qq
“铺铜增强导电性”
你们都不认为这话说得有问题么?导电性是物质的固有属性。只能说铺铜增强通流能力，铺铜增强EMC屏蔽的效果
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