• 易迪拓培训,专注于微波、射频、天线设计工程师的培养
首页 > 电子设计 > PCB设计 > Allegro PCB技术问答 > 网表还是出现问题,元件是自已画的,封装也是自已做的。

网表还是出现问题,元件是自已画的,封装也是自已做的。

录入:edatop.com     点击:
PINUSE='UNSPEC';
总是出现这个错误。 怎么回事啊

你是不是第一次导网表?

是的。

很明显,原理图中有未用到的管脚未定义管脚名称啊
allegro要求很严格,没有用到的管脚也必须定义名称,定义以后该错误就没了

很明显,原理图中有未用到的管脚未定义管脚名称啊
allegro要求很严格,没有用到的管脚也必须定义名称,定义以后该错误就没了

我是以数字定义的名称啊,不可以吗?

Cadence Allegro 培训套装,视频教学,直观易学

上一篇:怎么样 设置才能让自己想开的层设置到一起
下一篇:.7求助啊 15,7版本的有谁在vista系统下装成功的啊

PCB设计培训课程推荐详情>>

  网站地图