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cadence PCB网表更新问题
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请问，我之前导入了网表，元件也已经基本上放置好了，但发现原理图中有些芯片搞错了，想改下网络，原理图中重新生成了网表后导入到布好元件的PCB时，发现PCB中相应的网络没有改过了。求指导！特急！
网表输出是否正确，pcb中导入网表没有报错吗?
我的也是一样的问题，没有报错，有哪位前辈帮忙解决一下。
是不是前后生成的网络路径不同啊
问题得到了解决：再原来的PCB文件中再新建一个PCB，可以什么都不设置，然后 将生成的网表导入到新的PCB中，发现改变了，然后再改变路径，导入到以前需要更改的那个PCB中，这样就可以了！不知道是不是盗版的问题。
