• 易迪拓培训,专注于微波、射频、天线设计工程师的培养
首页 > 电子设计 > PCB设计 > Allegro PCB技术问答 > 在Cmgr设置DDR等长中如何体现CLK与DATA、ADDRESS的关系?

在Cmgr设置DDR等长中如何体现CLK与DATA、ADDRESS的关系?

录入:edatop.com     点击:
在Cmgr设置DDR等长中如何体现CLK与DATA、ADDRESS的关系?本组等长我会设置,但就是不会CLK与DATA、ADDRESS的关系,望各位朋友帮下忙。

呃,CLK和ADDRESS是同一组要等长,CLK和DATA没直接关系,但有间接关系,CLK和DQS要求75-125%要求,其实这个要求很宽松了已经,所以CLK和DQS差的不要太大就好了,我在设计时喜欢设计两根参考延迟线,以参考延迟线为target来做等长约束。

道理一样,方法:建立一个match Group 把CLK与DATA、ADDRESS都加进去选择clk为target在Tolerence中写入他们的关系即可:如与DATA 之间为+/-500,  ADD +/-100则可分别对应写入写入:0:500、0:100即可。GOOD LUCK~

Cadence Allegro 培训套装,视频教学,直观易学

上一篇:SPB 16.5 hotfix007发布,现在是一个月两个补丁啊
下一篇:agllegro软件问题

PCB设计培训课程推荐详情>>

  网站地图