cadence 16.3 导入网表时出错

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(                                                                     )
(    Netrev Allegro Import Logic                                      )
(                                                                     )
(    Drawing          : DSP6713.brd                                   )
(    Software Version : 16.3p004                                      )
(    Date/Time        : Tue Sep 27 19:31:12 2011                      )
(                                                                     )
(---------------------------------------------------------------------)

------ Directives ------
RIPUP_ETCH FALSE;
RIPUP_SYMBOLS ALWAYS;
Missing symbol has error FALSE;
SCHEMATIC_DIRECTORY 'F:/SPB_Data/test';
BOARD_DIRECTORY '';
OLD_BOARD_NAME 'F:/SPB_Data/DSP/DSP pcb/DSP6713.brd';
NEW_BOARD_NAME 'F:/SPB_Data/DSP/DSP pcb/DSP6713.brd';
CmdLine: netrev -$ -i F:/SPB_Data/test -y 1 F:/SPB_Data/DSP/DSP pcb/#Taaaaaa03192.tmp
------ Preparing to read pst files ------

#1   ERROR(24) File not found
     Packager files not found
#2   ERROR(102) Run stopped because errors were detected
netrev run on Sep 27 19:31:12 2011
   COMPILE 'logic'
   CHECK_PIN_NAMES OFF
   CROSS_REFERENCE OFF
   FEEDBACK OFF
   INCREMENTAL OFF
   INTERFACE_TYPE PHYSICAL
   MAX_ERRORS 500
   MERGE_MINIMUM 5
   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'
   NET_NAME_LENGTH 24
   OVERSIGHTS ON
   REPLACE_CHECK OFF
   SINGLE_NODE_NETS ON
   SPLIT_MINIMUM 0
   SUPPRESS   20
   WARNINGS ON
  2 errors detected
No oversight detected
No warning detected
cpu time      0:01:35
elapsed time  0:00:01
请高手帮忙解决下

#1   ERROR(24) File not found
     Packager files not found
应该是封装文件所在文件夹找不到了 可能是你把他的位置改变了

把封装文件家进入就行了

感谢各位的指点

原理图里面有器件没有添加封装

没有找到网络表；确保原理图生成了网表且更新的.brd文件正确；指定网表所在的文件夹；就OK把

导入时 ，网络表文件没指定对吧

这个问题是我当时刚学cadence时出现的，记得当时折腾了很久，后来发现当PCB文件放到我的原理图文件夹里面时，该问题就解决了，只要PCB文件不和原理图文件放一起，就出现这个问题！谢谢各位的支持，今后有时间会把我遇到的问题统一整理，供后者学习