- 易迪拓培训,专注于微波、射频、天线设计工程师的培养
求助：DRC Thru via to via keepout spacing
录入：edatop.com 点击：
BGA下面的孔是盘中孔，希望在孔下面放置电容，电容比较大，占据了两个电源孔和地孔，提示的DRC错误是Thru via to via keepout spacing 如图：BGA里有一个区域约束，不知道对哪个地方的设置能消除这些DRC，谢谢。
你这个应该不是间距约束造成的错误，区域规则没用的，应该是你的电容做封装的时候做了个via keep out 层，把所有层都关闭，在sub class中把via keep out栏目下所有的子集全部显示看看。
我把丝印拖看来看了一下，确实有这么一层，这些封装来自参考设计。
请问这么解决这个问题呢?
找到了解决方法：在PCB板上把对应原件的 via keepout 删除，最好不要改动库中的封装。这样在需要这个图形的时候能再把他更新回来
有没有不删keep out的方法，直接在哪里设置，然后就可以忽略这中错误?
Cadence Allegro 培训套装，视频教学，直观易学
上一篇：无意中又发现allegro怪事(已解决)
下一篇：请大虾帮忙解决一下Allegro16.2铺铜后出现的问题，在线等回复！急！
