为什么导入网表出错？

小弟初学cadence，原理图制作好了，生成了网表之后，又制作了PCB封装，导入网表的时候却出错了，如下所示：
(---------------------------------------------------------------------)
(                                                                     )
(    Netrev Allegro Import Logic                                      )
(                                                                     )
(    Drawing          : 10G.brd                                       )
(    Software Version : 16.3p004                                      )
(    Date/Time        : Tue Jan 03 13:32:03 2012                      )
(                                                                     )
(---------------------------------------------------------------------)

------ Directives ------
RIPUP_ETCH FALSE;
RIPUP_SYMBOLS ALWAYS;
Missing symbol has error FALSE;
SCHEMATIC_DIRECTORY 'F:/公用盘/电路原理图-20120102';
BOARD_DIRECTORY '';
OLD_BOARD_NAME 'F:/公用盘/封装库/10G.brd';
NEW_BOARD_NAME 'F:/公用盘/封装库/10G.brd';
CmdLine: netrev -$ -i F:/公用盘/电路原理图-20120102 -y 1 F:/公用盘/封装库/#Taaaaaa00560.tmp
------ Preparing to read pst files ------

#1   ERROR(24) File not found
     Packager files not found
#2   ERROR(102) Run stopped because errors were detected
netrev run on Jan 3 13:32:03 2012
   COMPILE 'logic'
   CHECK_PIN_NAMES OFF
   CROSS_REFERENCE OFF
   FEEDBACK OFF
   INCREMENTAL OFF
   INTERFACE_TYPE PHYSICAL
   MAX_ERRORS 500
   MERGE_MINIMUM 5
   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'
   NET_NAME_LENGTH 24
   OVERSIGHTS ON
   REPLACE_CHECK OFF
   SINGLE_NODE_NETS ON
   SPLIT_MINIMUM 0
   SUPPRESS   20
   WARNINGS ON
  2 errors detected
No oversight detected
No warning detected
cpu time      0:00:40
elapsed time  0:00:00
不知道什么原因，修改了一下封装库的路径什么的也没用。请各位大侠指教一下啊，感激不尽啊！

刚刚修改了一下路径，可以导入网表了，可是导入之后点击PLACE——manually，再选中元件，点击QUICK  VIEW，看不到元件。请问该怎么导入PCB封装库呢?烦请各位大哥大姐不吝赐教！

1、修改了路径后有没有重新指定路径?
2、最好用英文目录

修改了之后重新制定了路径，为什么PCB封装跟原理图封装不能对应呢?这是为啥啊?是不是要把原理图里面的芯片的FOOTPRINT这一项设置的跟PCB封装里的一样就行啊?

修改了之后重新制定了路径，为什么PCB封装跟原理图封装不能对应呢?这是为啥啊?是不是要把原理图里面的芯片的FOOTPRINT这一项设置的跟PCB封装里的一样就行啊?