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请教DDR布线中 串联终端电阻摆放位置的问题
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最近在学习看了很多资料,对于DDR串联终端电阻的摆放位置有疑惑,
首先,地址线、控制线、CLK/CLK#是靠近处理器端,这些没太多疑问。
但数据线、DQS,DQM串联电阻的摆放位置我却看到了多个版本。
版本1:数据线的串联电阻尽量放置在CPU与DDR之间,而DQM与DQS对CPU来说为输出信号,因此尽可能靠近CPU摆放,达不到的情况下也要与数据信号的串联电阻要求一致。
版本2:对于DQS和DQ类信号的走线,串联电阻在近DDR端,DDR_DQM信号例外,它的串联电阻在近CPU端。
由以上两个版本看,数据线的串联电阻都不靠近CPU,DQM由于是低速信号,串联电阻靠近那边问题也不大,而对于DQS串联电阻的说法却完全相反。
个人感觉对于DQS的说法,版本1更可信些。
我的理解:数据线属于双向的,DDR和CPU都是源端,所以靠近那边需要考虑DDR芯片、处理器、PCB的阻抗。
例如,CPU的数据IO输出阻抗是48ohm,DDR2的IO输出阻抗为17ohm,传输线阻抗为50ohm。
那么当CPU进行写操作时:信号到达接收端后由于输入阻抗很大,反射回源端,由于源端阻抗与传输线阻抗相差很小,所以反射回来的信号被源端吸收不会发生二次反射。
当CPU进行读操作时:信号从DDR传输到CPU端,同样由于阻抗不匹配,信号反射一部分回到DDR端,由于DDR输出阻抗为17ohm,与传输线阻抗相差很大,因此信号会发生二次反射。
源端的串联电阻对第一次反射并不起作用,但可消除第二次反射。所以该情况下,串联电阻应该靠近DDR端(即靠近与传输线阻抗相差较大的一端)
想问问大家是否还有其他理解的版本 ;)
首先,地址线、控制线、CLK/CLK#是靠近处理器端,这些没太多疑问。
但数据线、DQS,DQM串联电阻的摆放位置我却看到了多个版本。
版本1:数据线的串联电阻尽量放置在CPU与DDR之间,而DQM与DQS对CPU来说为输出信号,因此尽可能靠近CPU摆放,达不到的情况下也要与数据信号的串联电阻要求一致。
版本2:对于DQS和DQ类信号的走线,串联电阻在近DDR端,DDR_DQM信号例外,它的串联电阻在近CPU端。
由以上两个版本看,数据线的串联电阻都不靠近CPU,DQM由于是低速信号,串联电阻靠近那边问题也不大,而对于DQS串联电阻的说法却完全相反。
个人感觉对于DQS的说法,版本1更可信些。
我的理解:数据线属于双向的,DDR和CPU都是源端,所以靠近那边需要考虑DDR芯片、处理器、PCB的阻抗。
例如,CPU的数据IO输出阻抗是48ohm,DDR2的IO输出阻抗为17ohm,传输线阻抗为50ohm。
那么当CPU进行写操作时:信号到达接收端后由于输入阻抗很大,反射回源端,由于源端阻抗与传输线阻抗相差很小,所以反射回来的信号被源端吸收不会发生二次反射。
当CPU进行读操作时:信号从DDR传输到CPU端,同样由于阻抗不匹配,信号反射一部分回到DDR端,由于DDR输出阻抗为17ohm,与传输线阻抗相差很大,因此信号会发生二次反射。
源端的串联电阻对第一次反射并不起作用,但可消除第二次反射。所以该情况下,串联电阻应该靠近DDR端(即靠近与传输线阻抗相差较大的一端)
想问问大家是否还有其他理解的版本 ;)
求解释……
擺法不一定 , DDR 是雙向做read/Write 作業, RAM 和 Memary Controller 的 R/W 模式下的阻抗是不一樣的 , 因此您看到的些經驗條件不見的合用.
您要做過 SI 模擬後, 再來決定哪個狀況較差 , 再依差的狀況來做調整擺放.
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