请教高手，关于Relative propagation delay中线的长度计算问题

         各位大侠，在给DDR2做Relative propagation delay时，发现Constraint information中除了ETCH LENTH还有一个ZALL，请问ZALL是什么?是Via等的等效长度吗?谢谢……附对DDR2 NET的Show Element：
LISTING: 1 element(s)
              < NET >              
  Net Name:            MFPGA1_DDRD23
  Member of Bus:       MFPGA1_DDR_DATA2
  Pin count:              2
  Via count:              2
  Total etch length:      1964.069 MIL
  Total manhattan length: 1135.851 MIL
  Percent manhattan:      172.92%
  Pin                     Type      SigNoise Model        Location
  ---                     ----      --------------        --------
  U801.F9                 UNSPEC                          (-1984.000 6603.717)
  U796.C18                UNSPEC                          (-2351.016 5834.882)
  No connections remaining
  Properties attached to net
    FIXED
    LOGICAL_PATH      = @dw5vlx_all_20120504_1800.schematic1(sch_1):mf
                        pga1_ddrd23
    BUS_NAME          = MFPGA1_DDR_DATA2
  Electrical Constraints assigned to net
    relative prop delay: global group MFPGA1DDR_GROUP_DQ from AD to AR  delta=0.000 MIL  tol=10.000 MIL
  Constraint information:
    (RDly) U796.C18 to U801.F9  min= 1966.14 MIL  max= 1986.14 MIL  actual= 1980.741 MIL
                   target=  (MFPGA1_DDRDQS3P) U796.G20 to U801.B7
            (-2351.016,5834.882) pin U796.C18,UNSPEC,TOP/TOP
      24.812 MIL cline TOP
            (-2333.471,5852.427) via TOP/BOTTOM
      1917.397 MIL cline 03IS01
            (-1999.457,6588.260) via TOP/BOTTOM
      21.859 MIL cline TOP
            (-1984.000,6603.717) pin U801.F9,UNSPEC,TOP/TOP,Zall=16.672 MIL
  Member of Groups:
    MATCH_GROUP     : MFPGA1DDR_GROUP_DQ
    BUS             : MFPGA1_DDR_DATA2

Zall指过孔在Z轴的所有延时！

也就是说，在做Relative propegation delay时，delay time是包含此Zall的，是吧?delay time= Etch Length time delay + Zall time delay,是吗?

Yes