allegro中关于时钟地址数据线的问题

应该是以时钟为基础，具体操作范围，要查看器件手册，DDR的手册中都有说明的。不是完全相同。

不是DDR布线的，就是一个DA的配置，里边布线没有特殊说长度关系。
我是想知道，一般情况下，这三类线有什么关系呢，万一长度是随意的有什么影响的吗

DA如果不是高速的话，没啥特别的。高速的话，尽量等长，手册中也有相关的布线要求，或者有评估板可参考。个人觉得没必要太在意等长，关键是数字和模拟信号布线区的隔离，clk时钟信号远离基准和电源就ok啦。

谢谢你的回答

雖然是好幾天前的帖子, 不過看到有誤導的還是應該插一腳
四樓說的觀念並不很正確.
是否需要等長? 要看電路設計來決定 , 並不是您認為重要或不重要 , 尤其在高速訊號的設計上.
很多資料線因為要控制在一定的如許誤差時間範圍內到達接收端 , 等長的控制當然非常重要.
高速訊號在意的就是時序上的控制 , 反映到 PCB上就是走線長度的控制.

你说的也很有道理，所以一个好的工程师，就是能够在许多的平衡中找到一个最合适的设计方案。
等长固然是好，但是对于低速的ADDA完全没有这个必要，留着精力去做更严格的时序控制和完整性分析岂不更应该。