贴片晶体背面能不能走线

录入：edatop.com 点击：

4层电路板，S/G/V/S结构。如果在TOP层放贴片晶体且在TOP层走完晶体的线。
问题是：我可不可以在BOTTOM层贴片晶体的正下方布高速线?

你说呢，兄弟

我觉得可以，因为中间已经隔了一层地、一层电源了。但是不知道这一层地、一层电源是不是能够真的足够隔离top层和底层。

在做pll时，tcxo和vco下面是不可以的，你的晶振是什么用的，mcu配置的还是系统时钟的pll的

一般情况是，能避开就避开。如果实在避不开的话，也是问题不大的，如果频率不是很高的话，例如,20MHz之内。

系统时钟的。25MHz

个人建议避开，是为了节省面积吗?
如果是差分的话，那就没什么问题了，期待别人的回答
最好上图吧

最好不要让别的讯号走进去哦！我们之前是吃过亏的！

不是差分的线，RGMII的线。算了，我还是不在下面布线吧。只是加长了些线。

能不能说得详细点?也是用的贴片的?中间都过了2层了还会由影响啊?

学习了

是的，贴片，不过插针的一样背面不要走线，对我是4层，中间有GND、PWR层

长能长多少啊。也就几厘米

能走的线就是地线了

学习了

PCB设计培训课程推荐详情>>

3门视频课程，1~2周时间的认真学习，助您学会使用Cadence Allegro进行PCB设计【More..】