求等长线的长度改如何计算？

問題不是很清楚啊 什麽等長?DDR  還是DIFF 什麽什麽啊

DDR2的数据地址时钟这些在做等长的时候，这个长度是如何计算出来的，有没有什么公式?

沒有Guidelines可看么·

这个图吗但是上面说的不明白啊DQ和DQS加载8inch，这个也太长了吧实际的只有1500Mil的

这个8INCH 我想应该是指在8000MIL之内吧

比如第一个说的DQS/N 在BREAKOUT 中不能大于500

我觉的这个图的意思是:对于DQS/DQSn从BGA引出的长度最长为500mil，然后加匹配电阻，对应图中用A表示传输线段；匹配电阻到DDR2的B段对应DQS/DQSn leed in DDR2，长度最长为8000mil，DQ的意思和上面相似，分别定义了BGA到匹配电阻RS对应的C和RS到DDR2的D的最大长度，另外说明了DQS和DQSn的最大失配长度为40mil，DS总线之间的最大失配长度为100mil（各DQn之间）；DQ和DQS线和CLK/CLKn之间的最大失配长度为600mil；不知道说明白了不

不明白你的这么多都是和CLK/CLKn来比较的，但是CLK/CLKn该设置多长走线呢又是怎么计算的?

DDR2的布线分成两组，时钟、命令、地址组，和数据组，时钟、命令、地址有他们自己的拓扑结构和走线长度的控制方法，你应该参考改组的走线指导，这两组之信号需要组内做匹配以及组间作匹配。你说的和CLK/CLKn比较其实应该是两组之间的匹配，至于CLK怎么走线应该还有CLK的指导，一般是T型拓扑

我意思是讲Layout Guide上说最长8inch，实际画板的时候这个长度我该画多长，有没有计算公式?是怎么算出来的?比如CLK/CLKn画板时做多少Mil

这个问题我是这样认为的：一般走线都是先把所有的线拉通知后再做等长调节，你在调节组内等长时，同时应该考虑组间的长度是否在要求的匹配范围之内。比如：你调整后数据组的长度是5000mil，而你的时钟组的长度是4000mil，如果你无法进一步缩短数据组的长度，你只能调整你的时钟长度了，把时钟做长。这个长度是无法事先计算出来的，每一个板子都是不一样的，只要所有的长度在最大长度范围内，组间长度也没有超标就是可以的。

多谢解释的很好，可是有一点不明白，DQ和DQS线和CLK/CLKn之间的最大失配长度为600mil这样是不是误差太大了啊，论坛内的帖子都是说DQ和DQS线和CLK/CLKn误差控制在100Mil以内的啊如果做600的误差是不是有问题呢