易迪拓培训,专注于微波、射频、天线设计工程师的培养

首页 > 电子设计 > PCB设计 > Allegro PCB技术问答 > 为什么在原理图中添加了属性重新导入网表后的PCB中没有显示

为什么在原理图中添加了属性重新导入网表后的PCB中没有显示

录入：edatop.com 点击：

为什么在原理图中添加了属性重新导入网表后的PCB中没有显示

这是导入成功的截图

然后1v2的room没有，3v3是在allgero中设置的，原理图中设置的属性导不到PCB中

为嘛呀为嘛呀?

查看下config文件

config文件怎么查看?不会啊啊

真诚的求解啊

ROOM是啥意思

Cadence Allegro 培训套装，视频教学，直观易学

上一篇：如何将器件和线一起镜像过来？大家来支支招
下一篇：allegro 能一次性替代过孔么？

PCB设计培训课程推荐详情>>

3门视频课程，1~2周时间的认真学习，助您学会使用Cadence Allegro进行PCB设计【More..】

PCB设计栏目

频道总排行