• 易迪拓培训,专注于微波、射频、天线设计工程师的培养
首页 > 电子设计 > PCB设计 > Allegro PCB技术问答 > Anti Etch 下对VCC层进行分割,在进行Edit/split plane /creat时为什么会报错

Anti Etch 下对VCC层进行分割,在进行Edit/split plane /creat时为什么会报错

录入:edatop.com     点击:
Anti Etch 下对VCC层进行分割,在进行Edit/split plane /creat时为什么会报错?就是说给分割的铜皮分配网络是为什么不能分配?请高手帮忙分析,VCC层分割图如下。


是不是没做 rout KEEPin

分割是否必须要做ROUTE keepin?

自动铺铜,没有routekeepin。
系统怎么知道铺在那啊?这个是取范围的。

有route keepin 的,下面是我分配到最后一个网络时出现的报错图


看不出问题,
DB check 一下试试吧

DB了下还是不行 是软件问题还是我的分割有问题?

技穷了

如果可以的话,你把PCB发给我。
我试一下。

您好,我遇到跟您一样的问题,解决了吗?

建议重新画Anti Etch

anti etch Line有没有画出板框

也有可能是文件数据库出问题了,特别是铺了动态铜的大板子,数据库容易出问题,没事多DB check 一下。

Cadence Allegro 培训套装,视频教学,直观易学

上一篇:专用Cadence快捷键设计的USB小键盘些
下一篇:allegro 16.3在生成丝印层的时候发现有些丝印会没有!

PCB设计培训课程推荐详情>>

  网站地图