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差分线对内等长如何控制?
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小弟不才,最近布置PCIE总线的板子,不知道如何控制一对差分线对内等长在5mil以内,以下图片是小弟画了一张,斗胆拿出给各位大侠批判批判,不知这样的走线是否合理,还有SPhase应该控制在什么范围最好?还望多多指教!
这样是合理的,只要差分线下面有连续的地平面,那么差分间距可以大一点也无所谓。不会有什么影响。
这样是不对的 应该在阻抗失配处做seg达到相位补偿