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Xilinx FPGA+DDR2画6层板，按手册上的走线要求走不开，求助！
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各位
我最近在话一块6层的板子，4个走线层，两个电源层，上面有XILINX的FPGA以及DDR2
过程中，我满足：
走线过程中对于FPGA与DDR2的连线，只打FPGA和DDR2下面两个扇出过孔，走线中再打过孔
满足手册上的等长要求，相对等长要求
搞了好几天我都没走的开
何况XILINX FPGA对DDR2的布线指导手册上还有，某组线与某组线不在同一层，某组线与某组线的距离多大。这些条件我还没考虑
DDR2走线的阻抗要求需要考虑吗
走线中可以再打过孔吗
不同组的信号需要分到不同的层吗，我走的时候走不开，都混在一起的
6层可以走的开吗 有什么优化的方法
总之，请大家给点建议
谢谢了
我最近在话一块6层的板子，4个走线层，两个电源层，上面有XILINX的FPGA以及DDR2
过程中，我满足：
走线过程中对于FPGA与DDR2的连线，只打FPGA和DDR2下面两个扇出过孔，走线中再打过孔
满足手册上的等长要求，相对等长要求
搞了好几天我都没走的开
何况XILINX FPGA对DDR2的布线指导手册上还有，某组线与某组线不在同一层，某组线与某组线的距离多大。这些条件我还没考虑
DDR2走线的阻抗要求需要考虑吗
走线中可以再打过孔吗
不同组的信号需要分到不同的层吗，我走的时候走不开，都混在一起的
6层可以走的开吗 有什么优化的方法
总之，请大家给点建议
谢谢了
看起来可以出线啊。挺简单的。
四个走线层完全够了
三层走线，一层电源，两层地，肯定够了，
如果芯片pitch大一点，4层都没有难度
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