DDR3地址控制线规则设置

我想要的答案是如何设置这种规则?
我板子是CPU挂5片DDR3（其中一个是ECC）.CPU：U1， ECC：U2，后面4片DDR3：U3, U4，U5，U6
把地址，控制走flyby结构，U1-> U2->U3 ->U4->U5->U6,时钟分别到每个片子。
现在我想做成下面图片这种效果：
DDR_M1 (ADDR,CTRL,CLK一个match group,U1到U2相对等长,margin 25mil)
DDR_M2 (ADDR,CTRL,CLK一个match group,U1到U3相对等长,margin 25mil)
DDR_M3 (ADDR,CTRL,CLK一个match group,U1到U4相对等长,margin 25mil)
DDR_M4 (ADDR,CTRL,CLK一个match group,U1到U5相对等长,margin 25mil)
DDR_M5 (ADDR,CTRL,CLK一个match group,U1到U6相对等长,margin 25mil)
(5个DDR3的位号不一样哈)
我自己先把addr,ctrl,clk建立match group后，在只能对里面的一个net,如ADDR_A0，用sigxplorer，再设置规则。这样就会有个ECS，在图片的左上方的圆圈那All Constrains/User Defined 里面这个ECS.
这样一来，拓扑不一样，如时钟，就不能用这个ECS。

但图片不是这样的，他的addr,ctrl,clk用的是同一种规则，用sigxplorer打开可以看得到。
一个ECS也没有，这样不同的拓扑可以用同种规则。
这是如何设置的?
请高人指点，先谢过了！

这种多节点的net用sigxplorer创建match group容易乱，可能是用PinPair创建的match group

在上一个帖子我已经说过，你这个拓扑结构不一样，软件是不能通过类比给你生成约束的。
1.addr,ctrl（它们有相同拓扑结构）为一组，通过sigxplorer创建group
2.clock直接手动创建管脚对
3.手动将clock的管脚对添加到第一步创建的group中，达成。

很明显这不是我想要的。
分别建sigxplorer，这种方法就是我常用的。这样建立后,在All Constraints / User Defined里面就看得到建的ECS.
但我看别人画的板子，一个ECS也没有。
所有网络的Referenced Electrical CSet 那一栏都是空的。
如果你对某个net 用sigxplorer设规则，那个net的Referenced Electrical CSet这栏就有那个规则名。

手工创建每个net的PinPair，然后把PinPair创建成match group，或者开发程序自动处理

唉，，，你直接输入约束值，而不是指定约束规则的话，Referenced Electrical CSet 也是空的。
别人的做法一定就是好的，参考下就是了。
你自己试下在CM里面，直接建立几个管脚对，再用这几个管脚对创建match group，然后直接在delta：tolerance那里直接输入约束值，那Referenced Electrical CSet 也是空的，如你所愿了。但有意思吗?