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布线拓扑结构问题？
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现在要画一个板子，总线驱动芯片后，连接两个sramX16（组成32位数据），一个flashX16，一个EEPROMX8,一个CPLD，还要接输出端口，这几个芯片和接口的地址线、数据线都要公用，请问下这种板子如何设置布线拓扑结构?
芯片资料上应该都有写吧?我记得这种好像是菊花链的。
通常是CPU先接到Sram，且做等长，再接到Flash，然后到EEPROM，最后到CPLD...
总线上负载太多要注意芯片的驱动能力，如果不足，要加缓冲驱动芯片，可以用仿真确定。
谢谢！
