关于silkscreen的问题请教

allgero里面，silkscreen（属于subclass）在board geometry，package geometry, ref des这三个class里都有，且包含顶层和底层。现在我的情况是，我整个界面里面只显示了这三个class里的silkscreen bottom以及底层pin，然后我发现CPU（放在顶层的）的package geometry下的silkscreen bottom（也就是那些引脚顺序1,5,10,,,,以及A,B,C,D,,,,,）与放在bottom层的电容的pin重叠了，ref des下的silkscreen bottom与pin没有重叠。请问一下大家，这种重叠对pcb最后的生产装配有影响吗?ref des下的silkscreen肯定不能与pin重叠，这个知道，那package geometry下的silkscreen与pin重叠呢呢?
我想，我cpu是放在顶层的，顶层已经有package geometry/silkscreen这个信息了，底层就不需要显示cpu的package geometry下的silkscreen了吧，可以删了吗?
可能有点绕。麻烦知道的解答一下。

这三个层的silkscreen是为了区分不同类型的丝印：
refdes下的silkscreen是放置零件编号、装配编号、零件值等文字；
package geometry下的silkscreen是封装设计时放置外框、管脚标记等丝印；
board geometry下的silkscreen是PCB设计时，设计师额外放置的丝印，例如丝印编号与对应零件的指示、静电标记、板名等；
但它们最终都是丝印图形，如果重叠，加工出来就看不见了。
管脚标记尽量保留，对于调试会很有帮助，但是要保证指示清晰、准确，实在有困难可以去掉一部分，例如保留1、10、15、20、30、、、
底层丝印也是为了将零件标识清楚，当正面零件焊上以后，可能会把正面的丝印盖住，不方便查看，这时底层的丝印就可以帮助查看了。

清晰到位！

谢谢小编。采取了直接删除的方式，不然，移动下面的电容涉及的工作量略大。

还想问小编一问题，就是我的brd有个 package与place keep out区域的drc。有什么方法可以把它给去掉吗，使得在display----status里的 drc error显示为0?

有两种方法：
1、用Display->Waive Drcs->Waive，点击对应的DRC，即可隐藏，但是在display----status里的Waived DRC errors中会有个数；
2、打开PACKAGE GEOMETRY/PLACE_BOUND_TOP（底层零件打开PLACE_BOUND_BOTTOM），用Setup->Areas->Package Height，单击零件的PLACE_BOUND，在Options面板中，将Max Height数值填0，即可。

两个方法是可行的，如果是和机构干涉就只能移动零件了