DDR等长求解？

1、如果严格要求，BC要等于BD；一般在布线放置T点时就考虑好位置，这两段相差就不会很大；
2、Fly-By中BD和CE应尽量短，可以不相等；

如果那是fly-by结构的话，理论上，BD=CE=0，你的应该是菊花链结构，BD,CE尽量短，延时不要超过信号上升沿的1/8

学习了

T型结构是直接设置AD=AC就可以了吗
fly-by是直接设置组内AC的长度呢还是要设置AE=AD呢
高手可以指点一下吗

可以

AE与AD可以不必相等，前提是controller支持写平衡。

T型结构AC=AD是设置min/max propagation delay还是设置Total etch length呢

设置min/max propagation delay

这样设置relative propagation delay误差是红色的?

等长还没做肯定是红色的。

地址/数据这些做等长是想将每组连接好后在做等长还是连接的过程中就将等长做好呢

1.T型拓扑的话是总干路上需要控制等长的，这个等长是需要根据芯片资料看控制的误差范围，而T点的节点两个分支的是需要严格等长的。
2.如果走的是fly-by的拓扑（一定要看芯片资料是否支持读写平衡）那么主芯片到第一片颗粒的需要控制一定的误差范围，而后面串的片与片之间互联的线要尽量短且严格等长。

做的过程中就要规划好，否则做完绕不出来也白搭。

fly-by的拓扑不是总长一致就可以了吗