DDR1,133MHz，如果不做50欧姆阻抗匹配会怎么样？

如题，想问一下如果再133MHz的情况下，DDR1的地址，数据线有一部分没有办法做50欧姆阻抗匹配的话会出现怎么样的状况呢?根本原因是没有办法空出一个层叠形成完整地，由于通孔和盲孔的数量问题，导致地平面不完整。希望能探讨探讨。还有就是如果遇到过孔和盲孔过多，导致地平面不完整如何处理?这也是一个问题啊。

以我个人感觉，低于100M的连上，差不多包下地就行了。之前高速线因为某些问题做不到等长啊，阻抗啊，包地啊什么的，打板回来照样用，根本没问题。

把等长做好，应该问题不大

正负4mil，应该没问题吧?主要是就想用6层板布线，领导觉得8层有点浪费了。

这么叼，我去，好吧，我们等板子回来试试看。

嗯，如果不可以你给我回一下。

无非是抗干扰差些，如果不做EMC相关测试的话，平时跑跑没什么大问题

同求问答啊

133MHZ应该问题不大，阻抗不连续会造成反射，如果阻抗不连续，那么整条线上的信号幅度大小不一样，如果造成的反射过来会叠加，影响信号质量，但是你的频率是133MHZ，还是要看看你机器工作的稳定性！

不建议，虽然133频率很低，LS各位都觉得无所谓，根据个人经验，对于这个，阻抗比等长更重要，因为不管你怎么算，133的速率，容许的走线延迟是相当高的，完全不用做等长的。如果阻抗严重不匹配，反射加大，信号眼图很差，出问题的几率就高了，稳定性可能会降低。
因为我以前也这么觉得，有一次NANDFLASH走线没注意阻抗，验证没问题，但导致小批量生产30%的板子升级程序会间歇性出问题，因为没有预留串接或者终端电阻，只有改版，损失惨重。此后再也不敢小敲100M的阻抗。

对速率还没概念啊，谁普及下。

那是不是说做阻抗匹配的话一定是需要一个完整的地平面的，在很多埋盲孔的板子上，由于打孔比较多，地平面难免出现不完整或者部分缺失，这种情况怎么破?

PCB阻抗都是有误差的，常用10%。而且阻抗突变只要前后距离非常近，对于普通速率的信号是完全忽略的，以前阻抗变高和变低造成的波形畸变会叠加，虽然不可能等于理论上的值，但也基本没影响。你说那种过孔对信号的影响那就是800M级别了，133的不能说完全不考虑，但是有几个这种孔也不影响的。 我说的只是提供我的失败教训，因为阻抗失去匹配已经远远超出了10%了，所以并不矛盾

可能是我表述的有问题，我的意思是，比如在6层一介的板子上面，布线密度比较大，埋盲孔可能会比较多，那么有可能出现在GND层由于埋盲孔的原因导致GND层的铜层不完整，出现孤岛铜层，那么这个时候是删除孤岛铜，还是说留着呢?还有一个问题就是，孤岛在做阻抗匹配的时候也没有办法做为地平面来使用吧，这就有点尴尬了。

主要看阻抗不匹配的长度，在波长中的占比了。
出问题的，是走线太长了，不匹配的长度超过波长的十分之一了。
如果是小于波长十分之一长度的走线，未能很好匹配，这个频率，我认为影响不大。