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DDR2 DDR3

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DDR2或DDR3的数据和控制信号线使用T型网络拓扑时,并使用阻排匹配阻抗后,为何等长设置要阻排前和阻排后分别等长,而不能总长等长呢

箭头所指三个部分,为何要分别等长


只需要确保cpu到两片ddr的信号走线都等长就可以

那你合成了Xnet吗

合成了,然后我这一个大神说,不能总体等长,要分开,电阻前后电阻后分别等长,然后叫我来这论坛来学习DDR特性。请问可以直接做整体等长吗,不行的话为什么

分段等长首先要保证,这是时序的一个保证;总的线也是要等长的

嗯,比如    A1地址线:CPU到电阻1000mil+电阻到DDR1和DDR2均为500mil;                  A2地址线:CPU到电阻800mil+电阻到DDR1和DDR2均为700mil;
                  A3:900+600
                  ...
                  一次类推,这样可以吗?

分开等长的目的是为了让分支的长度一致,T型拓扑的分支长度要尽量相等,这样才平衡。分开等长做到了的话,总等长其实也就做到了。

请教分段等长实现的总长等长 和 只调整总长等长 ,其结果差别在哪里,有多大的影响?

学习了

分支的长度可能会不一样,会导致T型不平衡,信号振铃严重。

OK!谢谢!

了解!

这些不必计较太多吧,不同硬件要求不同,最好是分段等长。

不能,要把电阻两脚间的长度加上去再做等长

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