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allegro 生成测试点没有自带丝印外面的白圈圈
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如题，怎么能在生成测试点的时候自带白圈圈呢，没有白圈看起来很怪啊
这个测试点不是在这里生成的
是做成封装元件，网表导入的
白圈圈是TP的丝印吧，如果是丝印，增加封装的丝印，然后调进来就有了。
我知道，只是我比较喜欢这种通过系统增加的方式，能不能搞成和做成封装一样的效果
可是我现在使用的方式是pad的形式，增加不了丝印层
在PCB里加也行啊
怎么加
在每个测点上手动去加丝印啊
打via加的测试点就是个via 你觉得板子上的via都有圈圈会不会很奇怪
这个功能一般都很少用的
