- 易迪拓培训,专注于微波、射频、天线设计工程师的培养
DDR3约束规则设置问题
录入：edatop.com 点击：
刚开始学习allegro，网上下了第一届IPC冠军选手的作品在膜拜。
有两点疑问，麻烦对DDR3熟悉的高手们帮我解答一下：
1：作品中以D29为targrt，将4粒DDR3所有数据线的Delta:Tolerance值设为0mil：10mil，这样合理吗?
不是只需要每粒DDR3的数据线相对等长就行了吗?
2：每组数据线中DQS+与DQS-需要进行差分走线，Static phase:Tolerance设为5mil，这个值与上面的Delta:Tolerance值
在约束上是否有重叠?不会有矛盾吗?
希望高手们不吝赐教，谢谢
有两点疑问，麻烦对DDR3熟悉的高手们帮我解答一下：
1：作品中以D29为targrt，将4粒DDR3所有数据线的Delta:Tolerance值设为0mil：10mil，这样合理吗?
不是只需要每粒DDR3的数据线相对等长就行了吗?
2：每组数据线中DQS+与DQS-需要进行差分走线，Static phase:Tolerance设为5mil，这个值与上面的Delta:Tolerance值
在约束上是否有重叠?不会有矛盾吗?
希望高手们不吝赐教，谢谢
1，合不合理是由SI说了算，正常情况不需要4粒全部等长，这是4个颗粒，如果是8个颗粒呢?布局就限制了长度，你如何做到等长?
2，这样的设置方法，会出现两个红绿灯，必须满足两个都绿，进一步控制DQS线等长，没问题
是的 ，我也是这么想的。
谢谢
了解，谢谢
Cadence Allegro 培训套装，视频教学，直观易学
上一篇：ERROR(ORCAP-1628): Possible pin type conflict U4,VOUT 想请教一下这个错误怎么处理
下一篇：咦？我的cadence16.6 （hotfix .067）analysis modes怎么一片空白？
