Allegro 166导Netlist后约束规则经常会掉，怎解

为什么会掉呢?你做了什么

这也是疑问的地方，net-in之后经常掉。原理图用的是capture的

你有到过原理图吗?

一般都默认出来，不做其他勾选。

默认的话就会掉的

请问下你们是怎么导出的?

原理图导入PCB时，有个配置文件，决定了原理图的哪些属性可以导入PCB，不相关的属性，要改为NO。比如差分对名称，一般是在PCB中设置的，但原理图中可以设置，而且可以导入PCB中，会对PCB的差分对产生影响，还有BUS NAME, LINE width , 设置规则等等。如果是复制了别人的项目，很容易出现这类问题，因为你不知道别人的原理图给导线添加了什么属性，而那个配置文件默认很多属性都导入PCB中。

Copy别的原理图是可能会有这种情况。我们原理图自个画的，不存在外来干扰导致CM 被覆盖的问题。能上个图或者哪个菜单下勾选掉不相关属性么?

请问 netlist文件是那种来源    一方网表还是三方网表  ?

不是三方的

有这样的事

如果没错的话，应该是在后成原理图时，有个地方要设置一下，
以前我也碰到过

一般都默认产生的，所以在想究竟哪步出了问题

tetup 里面有个选项的，
你要打个勾试下