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allegro16.6导入网表后，约束规律里面会丢失
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allegro16.6导入网表后，约束规律里面会丢失，已经发生好几次了，导入新网表了，之前设置的一些查分规则，都没有了，软件打了76号补丁，，有人遇到过吗
这种是因为原理图里面设置了规则，把allegro设置的规则覆盖掉了，在导出netlist的时候，把Ignore Electrical constraints这个选项勾上就好了。
用的HDL吧
在哪里有哪个选项啊，我怎么就没看到，无论orcad还是allegro！
如图
楼上的可以啊，你怎么知道这个选项的呢，哈哈，是candence技术支持吗?
学习了
感谢大牛们的回复，，@hades_li @weman
大神！跪服！
我也遇到过这个问题，楼上正解。
好多软件都有这个问题，PADS也有，原理图上的设置可以把PCB的冲掉
学习了
谢谢，学习
