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同一颗DDR3的4组数据线，组与组之间需要做严格的等长吗？求解，谢谢.
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同一颗DDR3的4组数据线，组与组之间需要做严格的等长吗?相差个100mil有问题不?求解，谢谢.
:lol
fyi
这么宽松...?
严不严格要看电路的要求。一般情况相差100mil是没问题的。
我想问的是你是什么DDR一颗上面还4组数据
说错了，是FPGA一个bank上的4组数据线.
不要相差太远就好200mil内可以不做登场
不要相差太远就好200mil内可以不做登场
需要 因为DQS和CLK之间也误差关系 具体看layout指导手册 如一般是±300mil 400MHZ的时钟，速率越高 等长要求越严格
建议看芯片layout 和芯片厂商，设计厂商不一样，规则有差别
看layout guide 是必须的，等长是为了时序的精准
DQ和DQS需要严格控制，组间就不需要这么严格了
thanks
Every DDR chip and circuit is different. Search the requirement inside the chip datasheet.
