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DDR4地址线阻抗问题
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4片DDR4串连，地址线如何控制阻抗，请大神帮帮忙
你看是不是单端阻抗50欧姆 看看规格书
不是单纯的单端50，从控制器第一片开始地址线两端的单线控制40欧姆，时钟85欧姆，中间控制单线50欧姆，差分100欧姆；等长要求：+/-10mil最佳
为什么第一段和第三段为相同的40，不是第一段为60，第三段为40，或者第一段为40，第三段为60呢，时钟线为什么是85，而差分线是100，地址线中的差分线不就是时钟线吗
一般情况下，单线是50，差分式100，你明确这个吗?
是不是和拓扑结构有关吧
没做过这么高端的路过..
不过单端 阻抗相差20ohm,基本参考同一个参考层就没法做了....就像做75ohm一样
这个要根据实际的芯片资料来吧，像INTEL一般会对每一类信号阻抗有特殊要求，也有一些芯片只要按单端50，差分100控制即可
不同芯片厂家DDR阻抗是不一样的 以实际厂家layout guide 为准
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