• 易迪拓培训,专注于微波、射频、天线设计工程师的培养
首页 > 电子设计 > PCB设计 > Allegro PCB技术问答 > 請教下,Package Constraint value

請教下,Package Constraint value

录入:edatop.com     点击:

如圖,
上、下兩個元件是同樣的封裝, 但下面元件有報DRC error ,上面元件的沒有報
請問原因? 解決方法?


做封装的时候,是不是添加高度了?

下面一个器件应该是超出板子的package keepout top的区域了,或者是超出package keepout all的区域了,打开相应层就看到了

2 個元件都在板框內, 板框內也沒有 package keep out all 的區域
圖1. 是Place_Bound_Top + Package keep out_Top
圖2. 是單純的 Package keep out_Top



你应该把所有的keepout层打开看看,肯定是有限制区域的

很奇怪的问题啊

全開了,只有Package Keepout Top 有限制區域 (上面圖2 藍色的框框)
我試了,把報error 的shape 刪掉, error 就沒了
很明顯的,是Package Keep out Top 的shape 報error
這樣一來,又回到了原點 : 為什麼同樣的元件(同一個) , 但一個有報錯,一個沒有?

区域约束限制了

Package 里面placebound 和禁止放置区域重叠了

若有高度限制,為什麼一個有報錯,一個沒有?

下边的器件是否在   插件孔背面   距离是否满足要求?

两个零件在板子上都附有REFDES吗?
你把文件上传一下,好让大家查看是那边出现问题了。

是的,都有Refdes
該檔案無法上傳, 因為是客戶的

Cadence Allegro 培训套装,视频教学,直观易学

上一篇:17.2 第14号补丁
下一篇:capture

PCB设计培训课程推荐详情>>

  网站地图