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导入新网表后差分对变了
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原理图就改了两个pin的引脚定义，PCB editor 中导入新网表后，规则里设置的差分对有些变了，是什么原因，有没有遇到的同志，怎么解决
重改一下。
有好多呢，改的好累呀
网标导出之前有一个选项你勾选一下，在setup下的ignore Electrical constraints勾选就好了
试了也不行
啊，不会吧
记得PCB里的约束条件是可以导出的，你试试先导出再导入呢
试了下，真的可以，感谢感谢
这个好
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