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CLK与DQS要等长吗？
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大家来说说CLK与DQS要等长吗? 有的说DQS不能比时钟长，有的说DQS不能比时钟短，我现在有点晕了，上来问问懂的人。
假设，我要求时钟比DQS短不超过3500，长能超过500，那么在规则中能做到吗?
以时钟线为TARGET .我要怎么写规则? Delta= -3500 Tolerance=500
我这样写对吗?
可以设的，DQS以CLK为基准，在-3500到500之间，可以这样设置，Delta=-1500，Tolerance=2000，即可满足要求。
欢迎讨论
不需要
一般不做要求的吧
你看你的芯片是否有要求?
Delta 变量增量 TOlerance 误差 是+-的
另外觉得小编你的TARGET选择有问题?你到底是要长还是短啊? ?
像这种范围这么大的，一个网络（差分时钟对内等长可以当做一个网络）不是在正区间，就是在负区间，找到目标线，让他最长或者最短范围内就好了，然后看情况绕如果长，那就设置长500的，如果短就设置3500内的 ，不可能两边都占的
一般情况下，CLK与DQS不用等长
设计规范上有这样一个要求。所以我做规则时也想做这种两边兼顾的。好像是不能实现。
看有没有自动调节功能
