就是修改新加入的元件的标号问题，原因是板子排好了，有不能用原理图输入了，所以必

最好是在原理图里面改好再出份网表导进Allegro。

实在不行的话可以从Allegro导出一份netlist，打开netlist增加一个就是了。

你的元件是怎么加进来的！可不可以讲详细点,是直接从库中调入,还是PART LOGIC加入?

不是ALLEGRO有更改了印制板后再修改原理图的功能吗，怎么就说最好是在原理图中修改好后，才来修改印制板图呢；所以，我想应该能够在印制板上添加新的元器件，而且能够修改编号以及相应的网络号。是吧！

to：dzkcool

就是由于现在PCB板中改的较多，而且现在还没有时间进行整理，所以想走捷径，直接在印制板上加几个元件，进行修改，就出现了标题的问题，修改新加元件的标号及增加网络号等问题了

从PCB导出网表，修改网表，再把修改后的网表导入PCB不就增加了有器件标号的器件吗，再用net logic给这些器件增加网络就行了阿！

非常感谢高手的帮助

就是关于标题的问题，我直接修改网络文件，加入元件和相应的网络连接号后，导入印制板中，我从OTHER导入，没有错误，但是从CADENCE导入，出现错误，如下：请提点建议，谢谢！

------ Preparing to read pst files ------

#1 ERROR(24) File not found
Packager files not found

#2 ERROR(102) Run stopped because errors were detected

netrev run on Nov 28 18:25:13 2005

COMPILE 'logic'
CHECK_PIN_NAMES OFF
CROSS_REFERENCE OFF
FEEDBACK OFF
INCREMENTAL OFF
INTERFACE_TYPE PHYSICAL
MAX_ERRORS 500
MERGE_MINIMUM 5
NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'
NET_NAME_LENGTH 24
OVERSIGHTS ON
REPLACE_CHECK OFF
SINGLE_NODE_NETS ON
SPLIT_MINIMUM 0
SUPPRESS 20
WARNINGS ON

2 errors detected
No oversight detected
No warning detected

cpu time 0:03:05
elapsed time 0:00:00

不知道你原来是用什么方法导网表的，是不是从Cadence导入的?如果从Cadence导入的话就不能用修改网表的方法。

如果你使用的是15.2版的Allegro的话可以从Logic->part logic去增加器件

我使用的是ALLEGRO15.0,我导入的方法是，原理图是用PROTELL99做的，转成网表文件，然后用一个格式转换软件将PROTELL99转出的软件转成ALLEGRO识别的格式网表文件。然后再利用ALLEGRO下的网表导入方法导入，。，不知道再这样的情况下，你有何高建

改网表吧～～～