求助：allego中线等长的容忍度怎么估算？

我现在在画一个板子，时钟频率有100M的sram和60Msdram，不知道频率和等长线的容忍度怎么估算，

即，如果我用60M频率的芯片，它的时钟线、地址线、控制线还有数据线在设定等长线时和频率有什么

估算关系，线长相差多少没有问题?相差500mil可以容忍吗?

希望高手能给予指点，谢谢！

小于 （光速*周期）的1/16

谢谢lily_7948 的回复！

不过我按照你的方法估算了一下，如果使用100M的频率，等长线相差可以容忍7381mil，

这个长度也太长了点吧，我的时钟线全长才5000多mil，那是不是说就可以随便画了呢?

在trace 之典型傳輸速度為光速之60%，

（３＊１０Ｅ８＊６０％）／（１００＊１０Ｅ６）＊１／１６

＝　１．８／１６

＝　０．１１２５ｍ

＝　１１．２５ｃｍ

＝　４４３ｍｉｌ

这是上限。我一般控制在１ＣＭ内。Ａｌｌｅｇｒｏ有这个功能

非常感谢你的回复，谢谢

不过在推导的最后一步，就是11.25cm=112.5mm=4429mil,好像少了一个数量级

（1mil=0.0254mm），呵呵，这个数还是很大啊

我看过一个参考设计，200M的主频，线长容忍度他设定的是20mil，听说和时钟的上升时间什么有关，

不知道是不是这样的