• 易迪拓培训,专注于微波、射频、天线设计工程师的培养
首页 > 电子设计 > PCB设计 > Allegro PCB技术问答 > 敷铜时出现的怪问题?

敷铜时出现的怪问题?

录入:edatop.com     点击:

我在大面积敷铜的时候,Shape和我走的线,焊盘等等都联在一块了:

请大虾看下图:


然后再DRC检验就有错了,请问该怎么办,谢谢

解决了,应该是动态的,不过那样显得栅格太大,线太细,看起来没有上面的踏实

基本都不会,还说是怪问题。

有时候会发现不能避开这种情况了,我都是将动态改静态,在改动态,相当是刷新了一样。

原来这样

呵呵,原来刷新需要这样做啊

Cadence Allegro 培训套装,视频教学,直观易学

上一篇:做PCI卡的好几个问题,请教高手帮忙啊!
下一篇:allegro 怎样分层导出 placemnt

PCB设计培训课程推荐详情>>

  网站地图